El Correo Libre第9期

正如我们上一期El Correo Leibre时事通讯中所详述的那样,最近举行的ORConf 2018活动取得了巨大成功,进行了许多精彩的演讲,走廊讨论以及对与自由和开源硅生态系统相关的其他项目的宝贵见解。

如果您无法参加会议,或者需要重新了解演讲的精彩程度,或者正在寻找档案副本以备将来参考,请不要失望:活动在线研讨会的视频和幻灯片现在都可以在线获取!

必须感谢西蒙·库克(Simon Cook)所做的所有视频编辑工作。 由于他的努力,您现在几乎可以在我们的YouTube频道上观看所有演讲。

大多数演讲的幻灯片也可以在线获得:您可以在ORConf页面上的演讲说明旁边找到它们。

有了ORConf 2018,我们已经在为ORConf 2019收集位置建议-因此,如果您有一个有趣的位置并希望明年举办ORConf,请与我们联系

-菲利普·瓦格纳(Philipp Wagner),自由开源硅(FOSSi)基金会主任

自由和开源硅基金会主任Olof Kindgren宣布发布edalize,这是一个旨在与FPGA工具接口的Python库。

edalize最初是作为FuseSoC软件包管理器的一部分开发的, 为硬件描述语言(HDL)项目构建工具集合 ,现在可作为单独的Python库使用,可在与电子设计自动化(EDA)工具进行交互的其他项目中使用。作为模拟器和综合实用程序。

“在后端的FuseSoC EDA工具接口已被分离到一个名为edalize的单独的库中,可以通过’pip install edalize’进行安装,” Olof在Twitter上的声明中写道。 “因此,如果您有一个与EDA工具相关的项目,请考虑使用并做出贡献。”

Edalize现在可以从Olof的GitHub存储库中获得。

开发人员Alex Bradbury宣布推出了lowRISC 0.6,这是一个里程碑版本,它提高了Rocket RISC-V的核心时钟频率,增加了通过JTAG进行调试的支持,并改善了该项目的以太网功能。

“该版本包括Rocket RISC-V内核的更新版本,更高的内核时钟频率,JTAG调试支持,以太网改进等,” Alex在声明中写道。 “有关详细信息,请参阅发行说明 。 我们还利用机会重新组织了文档 ,添加了易于遵循的快速入门指南。

“我们的下一个开发重点是增加对放弃Ariane RISC-V设计 (来自苏黎世联邦理工学院)的支持,以替代Rocket。”

该项目的GitHub存储库提供了最新版本,该中还应报告遇到的任何问题。

教育家亨利·王(Henry Wong)的01xz.net(以Verilog中的网络和变量使用的四态逻辑命名)为希望学习无语言电路设计练习的人员提供了帮助,从简单到更具挑战性。

“ HDLBits是一个小电路设计练习的集合,用于使用Verilog硬件描述语言(HDL)进行数字硬件设计,” Henry写道。 “较早的问题遵循教程风格,而较后的问题将日益挑战您的电路设计技能。

“每个问题都需要您在Verilog中设计一个小电路。 HDLBits为您提供有关您提交的电路模块的即时反馈。 通过模拟一组测试向量并将其与我们的参考解决方案进行比较,来检查您的电路是否正确。”

练习按主题和难度级别进行组织,范围从简单介绍Verilog和HDLBits到组合逻辑,顺序逻辑,基于模拟输出的波形查找错误和创建电路,以及编写不可综合的测试平台。 可以使用Icarus Verilog的Web界面在浏览器中运行仿真。

现在可以在hdlbits.01xz.net上浏览练习

开发人员Clifford Wolf已经发布了流行的Yosys开源Verilog硬件综合框架的0.8版,并带来了一系列的错误修复和改进,包括对后端的Coolrunner-II,eASIC和ECP5平台的初始支持。

建议使用与以前版本相同的BSD,与GPL兼容的ISC许可证发行,Yosys 0.8是推荐的更新,即使对于那些不使用新支持的后端平台的用户也进行了大量改进:此更新包括对新SystemVerilog功能的支持,新命令,扩展的API,新的形式验证功能,改进的Verific前端,扩展的iCE40支持以及对MAX10和Cyclone-IV系列综合的支持,包括针对MAX10开发套件的示例实现。

完整的变更日志可在Yosys GitHub存储库找到 ,以及用于下载源代码的链接。

欧洲设计,自动化和测试(DATE)2019大会已确认由Eddie Hung,Christian Krieg和Clifford Wolf举办的针对FPGA的开源设计自动化(OSDA)研讨会,截止日期为17日十二月。

“为期一天的研讨会旨在将工业界,学术界和业余爱好者聚集在一起,以探索,传播和联系正在进行的开放式设计自动化工作,以期实现不受限制的研发,改善EDA质量并降低障碍以及进入行业的风险。”组织者解释说。 “由于整个欧盟(及以后)的最新努力,这些任务特别具有挑战性,这些努力要求对公开发表的手稿以及为再现其结论所必需的任何代码,必须对公开资助的研究进行“开放获取”。

研讨会上列出的主题(尽管不排除其他主题)包括:开源FPGA工具,用于FPGA的开源知识产权(IP),作为开源提供的设计方法,潜在的未来发展方向对于开放源代码FPGA运动,讨论和案例研究围绕基于开放源代码硬件的项目的许可,资助和商业化。

该活动的详细信息将于2019年3月29日在意大利佛罗伦萨举行的DATE 19大会上发布,可在官方网站上找到。

哥伦比亚半导体公司OnChip宣布完成其32位RISC-V微控制器设计,该设计将SiFive E31 RISC-V内核与众多模拟组件设计融合在一起,以吸引传感器制造商和嵌入式设计人员。

开放式硅Open-V设计于5月份由OnChip首次发布,专为低功率传感器应用而设计,并具有诸如真正的随机数发生器(TRNG),12位和10位数模(DAC)等功能。和模数(ADC)转换器,以及一个掉电检测器。

但是,该设计发现了一些问题,导致了其发布的延迟-该公司现在已经解决了这些问题。 该公司通过Twitter宣称:“经过一个多月的实验室工作,推出了该芯片并克服了一个棘手的错误,基于[E31 RISC-V]的内核和所有外围设备均按预期工作。” “旨在用于低占空比传感器节点的低功耗ADC / DAC,POR,BOD,RCO,LDO,偏置ckts和LFXTAL。”

OnChip尚未计划何时向公众提供零件。

下一个pnr放置和路线工具项目的一部分“ Router1”在本周由克利福德·沃尔夫(Clifford Wolf)发布的拉动请求中得到了重大重写。

“变更摘要:添加了两个新的arch API:getConflictingWireWire和getConflictingPipWire; 对路由器1进行重大重写,” Clifford在他对项目的请求中写道。 “这款新路由器现在使用更细粒度的裂片,并且不再具有非裂片阶段。 它使用弧作为工作单位,并且始终首先以最差的预算估算比率来路由未布线的弧。 尚不执行基于定时的分割和重新启动,但是一旦合并此PR,将很容易添加它。”

已请求对合并20个单独提交的请求请求进行审查。 如果接受,则更改将合并到nextpnr的master分支中。

完整的拉取请求可以在nextpnr GitHub存储库中找到

开发人员David Shah已发布了在基于mor1kx的OpenRisc片上系统上运行Linux的演示, 该片上系统具有32MB SDRAM,使用完全免费的开源软件(FOSS)工作流构建。

“通过基于mor1kx的SoC的Linux,它具有通过端到端FOSS流程构建的32MB SDRAM — FuseSoC,Yosys,nextpnr和Trellis,以ULX3S ECP5板为目标,” David通过他的Twitter帐户写道。 “非常感谢@alt_kia@OlofKindgren在调试方面的帮助。”

David的演示图像和视频显示了启动过程,一个使用Linux“心跳”功能的“眨眼”演示,另一个使用BusyBox shell。 David还详细介绍了导致该项目停滞的错误,发现并修复了Yosys,该错误已从转换后备缓冲区(TLB)的读取端口中清除。

完整的演示可以在David的Twitter帐户上找到

开发商Zoltan Herpai宣布了面向嵌入式的OpenWrt Linux发行版的RISC-V端口,目前以HiFive Unleashed开发板和QEMU仿真器为目标,并有望在未来几个月内推出更多平台。

“我很高兴宣布OpenWrt的RISC-V端口,” Zoltan在其公告消息中解释道。 “目前的状态是:基于4.19 -一旦将对4.19的支持合并到主线中并且解决了核心软件包的更改,便会发送提取请求和中继的修补程序。 在此之前,该端口位于暂存树中。 预期对musl 1.21有主线musl支持,树中包含针对当前1.20的补丁以进行测试; 当前使用glibc作为默认构建; OpenWrt软件包是定期在外部buildbot上构建的; 文档已添加到Wiki。”

Zoltan证实,该端口目前以SiFive HiFive Unleashed开发板和QEMU仿真器为目标。 他补充说:“预计未来几个月还会有更多的开发委员会。”

Zoltan开玩笑说,这被描述为试验性端口-“抱歉,您将无法在其上运行Quake”-新的OpenWrt在该项目的git存储库暂存树中可用。

Tim’mithro’Ansell分享了新的FPGA板设计的详细信息,即Tomu FPGA或“ Fomu”,它完全适合标准USB端口,并将在不久的将来通过Crowd Supply筹集资金。

基于莱迪思iCE40UP5K,具有5,000个查找表(LUT),数字信号处理(DPS)磁贴,128kB RAM和1,024kB闪存,该板设计设法在板上安装了两个触摸按钮和一个RGB LED,插槽附近有-看不见任何完整尺寸的USB端口。 该设计是Tim早期的Tomu微控制器板的一种变体,但是其前身是手工焊接的,因此Fomu需要通过机器组装。

“在需要时,您可以将新的Fomu(Tomu FPGA)视为USB端口中的@risc_v CPU设备,” Tim在Twitter上写道。 “编写裸机C, @ ZephyrIoT甚至@micropython (由于我的https://fupy.github.io项目)而无需接触Verilog或FPGA设计。

“非常感谢: @TinyFPGA构建了原型并证明了这是可能的。 他是微型FPGA设计的大师! @xobs愚蠢到足以再次进行人群供应活动和大规模生产。 @ oe1cxw@fpga_dave用于FOSS工具链!”

众筹页面上提供了更多信息,有兴趣的各方可以在打开众筹时进行注册,以得到提醒。

Hex Five Security宣布与Andes Technology和Gowin Semiconductor建立合作伙伴关系,以在Gowin的GW-2A FPGA上实施添加到Andes的N(X)25 RISC-V内核中的开放MultiZone Security受信任执行环境-这三家公司有很多话要说关于中国开放式硅的未来。

“中国市场将是RISC-V的第一个大规模采用者,”安第斯山脉首席技术官Sulie Su博士说。 “我们很高兴与Hex Five合作,以我们的RISC-V内核和全面的AndeSight,基于Eclipse的开发环境以及优化的工具链为基础,为客户提供简单,强大的安全性实施,以提供领先的性能并缩短开发时间。 ”

“越来越多的中国客户将安全性作为其产品的核心要求,” Gowin的Jim Gao补充道。 “有了MultiZone Security,他们可以在我们现有的FPGA上实施强大的安全解决方案,而无需新的硬件,深厚的安全专业知识,甚至无需更改其工具集和工作流程。 这使客户能够快速进入市场,这是我们FPGA解决方案的目标。”

“在RISC-V上实施健壮的安全性的成本现在可以忽略不计–缺省情况下RISC-V的未来是安全性,” Hex Five Security联合创始人Don Barnetson总结道,指该公司发布其MultiZone Security的决定。作为一种免费和开放的标准。 “我们非常高兴能与如此强大的合作伙伴一起进入中国市场,并扩大任何开发人员都能实施的简单,强大的安全性。”

两家公司证实,本周在Andes RISC-V Con上将演示该实现,而MultiZone Security标准本身可以从Hex Five的GitHub存储库中免费下载。

  • APIO 0.40发布,正式支持UP5K板。
  • 首款完全基于印度靴子制造的基于RISC-V的SHAKTI处理器。
  • UltraSoC发布了其Bristol RISC-V聚会的回顾展。
  • 为促进RISC-V的发展,人才培养而成立的中国RISC-V工业联盟。
  • Hackaday出版了《 FPGA逻辑分析仪:Verilog Odyssey》。
  • 欧盟开源天文台(OSOR)对RISC-V创造“围绕开放设计的技术和科学生态系统”的机会表示赞赏。
  • David Shah发布了IcySprites Verilog输出的GIMP插件概念验证。
  • 用Ada编程RISC-V软核。
  • 对话辩称,开源硬件可以抵御下一代黑客攻击。
  • Olof Kraigher启动了基于Rust的开源VHDL解析器和语言服务器项目。
  • Netronome宣布开放小芯片架构,以“使集成硅产品的生产民主化”。
  • CNXSoft详细介绍了 一个 低成本的Kendryte K210开发板, 不是 两个
  • 十六进制五安全与Celeste Cooper,Jon Geater和Art Swift组成战略咨询委员会。
  • Imperas推出了免费的RISC-V开放式虚拟平台模拟器riscvOVPsim。
  • Linux开发人员Arnd Bergmann认为RISC-V“杀死了任何较小的可授权指令集项目,就像ARM大部分都杀死了定制的供应商特定指令一样
    已经设置好了。”

是否有反馈或新闻要包含在将来的新闻通讯中? 请将其发送到 ecl@librecores.org 订阅即可 将El Correo Libre直接发送到您的收件箱