El Correo Libre第8期

ORConf来了又一年,而FOSSi基金会首先要感谢参加,展示和赞助的所有人。 这次活动在美丽的格但斯克科技大学举行了为期三天的30场演讲和12场闪电演讲。 不能说今年演讲的能力,并且证明我们正在开发的开源作品的质量不断提高。

该活动从今年的冠名赞助商Western Digital的Zvonimir Bandic开始,介绍了其对主要开源IP的内部开发及其动机。 我们听到了RISC-V基金会,PULP项目和OpenRISC项目中多个坚定的开源硬件项目的更新,这些项目的最终结果是在Stafford Horne的努力下将其GCC推向了上游。

周六开始了开源FPGA工具工作的巡回演讲,听取了SymbiFlow上的Tim Ansell,Lattice FPGA支持开发方面的David Shah以及著名的Clifford Wolf谈到了他在nextpnr项目上为FPGA布局和布线所做的最新努力。 。 午餐后,我们很高兴终于欢迎Wilson Snyder来到ORConf的地板上,听听他在Verilator上的最新工作。 然后,在下午进行了一系列的cocotb讨论之后,当天的讨论结束了开源硬件面临的挑战和机遇。

天堂于星期六晚上在格但斯克开放,但作为会议晚宴并没有使人沮丧,今年的晚宴由简街慷慨赞助,出席人数众多,并提供了一个很好的环境,可以喝一些酒,并就一些关于到目前为止出现的主题。 周日的主题涉及RISC-V CPU,SoC调试,更多的DSL,最后是一些VHDL验证演示,这套演示令人印象深刻。 所有这些幻灯片都将很快在ORConf网站上提供,演示视频将在几周内提供。

我们感到非常高兴的是,在相对非正式的环境中,ORConf仍然是开源硬件开发人员相互交流,共享更新并了​​解几乎总是感兴趣的新项目的地方。 社区的热情也继续给人留下深刻的印象,这有助于使FOSSi基金会的志愿者有一种做得正确的印象。 基金会将在不久的将来举办更多活动,因此请密切关注orconf-announce列表

最后,非常感谢MarekWójcikowski和格但斯克工业大学今年的邀请。 非常感谢我们的所有赞助商-ORConf由于你们有空参加,所以非常感谢! 再次感谢今年来到格但斯克与我们同在的每个人; 我们非常期待在下次活动中再次与大家见面。

-Julius Baxter,自由开源硅(FOSSi)基金会主任

并行超低功耗(PULP)平台背后的团队已正式公布该项目的最新设计:HERO,这是一个基于RISC-V多核加速器的开放式异构研究平台。

该团队解释说:“ HERO将在FPGA上实现的基于PULP的开源并行多核加速器与运行全栈Linux的硬ARM Cortex-A多核主机处理器结合在一起。” “ HERO是第一个将强大的ARM多核主机与基于RISC-V内核的高度并行且可扩展的多核加速器混合在一起的异构系统体系结构。

“ HERO提供了完整的硬件和软件平台,该平台使用OpenMP v4.5 Accelerator Model推进了透明加速器编程的最新技术水平。 程序员为主机编写了一个应用程序源文件,并使用OpenMP指令进行并行化和加速器卸载。 较低级别的详细信息(例如,不同的ISA以及主机与加速器之间的共享虚拟内存(SVM))由我们基于GCC 7,运行时库,内核驱动程序和开源硬件IP的异构工具链处理。 这样,HERO大大简化了异构系统的编程,并为将来的系统级研究和工业设计(包括异构系统的硬件和软件方面)奠定了完整的基础。”

为支持Eurolab-4-HPC2项目而创建的HERO基于Xilinx Zync ZX706评估板,该评估板运行着基于RI5CY的八核32位内核。 Wolf” PULP集群,具有256KiB的共享L1暂存器存储器,4KiB的共享L1暂存器缓存,256KiB的共享L2暂存器和指令存储器,以及新开发的“重映射地址块(RAB)”输入-输出存储器管理单元(IOMMU)具有32个可变大小的条目L1和1,024个页面大小的条目事务后备缓冲区(TLB)。

有关更多信息,请参见项目的文档站点 ,而软件开发工具包bigPULP IP可以在各自的GitHub存储库中找到,分别位于Apache许可证2.0和SolderPad硬件许可证0.51下。

与欧洲设计,自动化和测试会议(DATE)共同举办的2019年开源设计自动化研讨会的组织者已经开始对参与者进行征集,征集截止日期为2018年12月17日。

“为期一天的研讨会旨在将工业界,学术界和业余爱好者聚集在一起,以探索,传播和联系正在进行的开放式设计自动化工作,以期实现不受限制的研发,改善EDA质量并降低障碍以及进入行业的风险。”活动的组织者解释道。 “由于整个欧盟(及以后)的最新努力,这些任务特别具有挑战性,这些努力要求对公开发表的手稿以及为再现其结论所必需的任何代码,必须对公开资助的研究进行“开放获取”。

列出的感兴趣的主题包括但不限于开源FPGA工具,在所述FPGA上运行的开源IP,作为开源提供的设计方法,包括替代硬件描述语言(HDL),缺点建议和开源FPGA运动的未来方向,以及有关开源硬件项目的许可,资助和商业化的案例研究。

截止日期为2018年12月17日,活动本身将于2019年3月29日星期五在意大利佛罗伦萨举行。 有关更多信息,请访问官方网站 ,并提供提交链接,该链接将在不久的将来出现。

自由开源硅基金会(FOSSi Foundation)已宣布FOSSi Fiesta,这是由社区推动的非正式集会,并进行了讨论和讨论,始于10月14日的湾区FOSSi Fiesta。

“ 10月14日下午将举行第一届湾区FOSSi嘉年华活动。 活动的组织者解释说,对于对开源硅感兴趣的每个人都可以参加一次半休闲聚会。 “加入我们,享受FOSSi的乐趣。 将有一些演示文稿和时间与FOSSista同行坐下来讨论。 之后,我们出去为有兴趣的人一起吃饭。”

基金会证实,第一项活动将由Western Digital在圣何塞举办。 湾区FOSSi嘉年华免费参加,但需要注册才能管理人数。 有兴趣的人士可以注册参加活动,也可以选择出席活动,或者只是通过官方网站了解更多信息 在10月11日PST中午关闭申请之前。

开发人员William D. Jones在一项项目中宣布成功,该项目将流行的MicroPython编程环境(一种设计用于微控制器和嵌入式处理器的Python子集)移植到Luke Valenty的TinyFPGA BX开放式硬件开发板上。

“在大约30分钟前,@ TinyFPGA的BX板现在在@mithro的litex-buildenv工具中提供了全面支持,” William在开始该项目的GitHub pull请求中写道。 “对于我来说,随机FPGA开发者为什么这对我如此重要? Litex-buildenv支持为TinyFPGA支持MicroPython铺平了道路!

“大约三分钟前,我现在收到TinyFPGA BX的Micropython提示,”两天后,威廉在Twitter上写道。 支持将很快被推动,仍然需要准备一些东西。 也将提出一个更有意义的演示。”

该演示以一个七秒钟的视频形式进行,展示了MicroPython直接在TinyFPGA BX上工作的过程,被董事会设计师Luke Valenty称赞为“出色的工作”。 该端口尚未公开发布,但是可以在William的GitHub个人资料中跟踪进度。

对于那些希望在TinyFPGA BX本身上获得更多信息的人,Dan Gisselquist在ZipCPU博客上写了详细的概述,包括对Luke的采访,而Elektor Magazine的Clemens Valens发表了一篇评论 ,称其为“一个严肃的委员会,可以有用。在许多应用中。”

Wilson Snyder在ORConf 2018大会上正式发布了最新版本的Verilator工具Verilator 4.0-首次带来了多线程模型生成。

Verilator最初是Digital Equipment Corporation(DEC)的Core Logic Group产品,旨在将Verilog代码转换为C代码。 该公司曾被用于协助DEC的Alpha处理器的开发,并于1998年选择根据许可许可发布其源代码。WilsonSnyder于2001年接任维护者,与社区合作以C ++重写该工具,因此,使其成为同类最快的转换实用程序之一-比其解释的Verilog仿真器竞争产品快约100倍。

威尔逊·斯奈德(Wilson Snyder)在ORConf 2018期间宣布了Verilator 4.0分支,该版本经过一段时间的抢先使用,其中包括对3.9分支的改进和增强。 这些改进中最主要的是增加了多线程模型生成功能,将现代多核处理器的性能显着提高了多达单核前代产品的十倍,同时对大块进行了优化,对运行时参数的支持以及修复选项早期版本中的错误。

在撰写本文时,该工具的最新版本是Verilator 4.004; 可在Veripool网站上找到有关此版本的更多信息以及安装和使用文档。

存储专家Western Digital作为其在整个存储处理产品组合中转换为开放RISC-V指令集体系结构计划的一部分,已发布了在Fedora Linux上构建,安装和引导GNOME桌面版本的完整指南。基于RISC-V的SiFive HiFive Unleashed开发板。

Western Digital的Atish Patra写道:“本文档旨在共享硬件设置和源代码构建说明,以在HiFive Unleased板上启动Fedora 29 GNOME桌面。” “假设您知道如何设置RISC-V开发环境。”

这些说明需要基于SiFive的Freedom U540 64位RISC-V片上系统(SoC)的HiFive Unleashed板本身,以及Microsemi HiFive Unleashed扩展板附加组件,基于Caicos的AMD Radeon图形芯片卡,PCI Express USB适配器以及用于操作系统本身的SATA或NVMe存储。 “不建议使用microSD卡中的图像,” Atish警告。

按照说明进行操作,用户应最终获得功能齐全的Linux桌面-证明RISC-V以及类似的免费和开放源代码硅技术作为主流桌面级处理器的替代品的潜力。

完整的教程可在Western Digital GitHub存储库中找到

RISC-V基金会副主席David A.Patterson因其在RISC-1处理器原型方面的工作而获得了ACM AM图灵奖,该原型将成为Sun的SPARC体系结构,并且教科书《 计算机微体系结构:一种定量方法》再次发出了呼吁。在宣告摩尔定律时代结束的同时,还开发了新颖的计算机体系结构。

David在IEEE Spectrum出席并报道的@Scale 2018大会上发表讲话时表示,该行业“比我们在摩尔定律中仍然有效的落后15倍”,指的是英特尔合作伙伴将观察结果变成了硬目标。创始人Gordon Moore认为,领先处理器上的晶体管数量大约每18个月就会增加一倍。 “我们正处于后摩尔定律时代。”

David告诉与会者,这为创新提供了机会:“这是计算机架构的黄金时代,”他回荡了与约翰·L·轩尼诗在2018年国际计算机架构研讨会(ISCA)大会上发表的联合演讲的标题。 专门为解决特定类型的计算问题而量身定制的革命性新硬件体系结构和新软件语言正等待开发。 如果人们只是在做这些事情,还有图灵奖正在等待获得。”

David在活动中的演讲摘要可以在IEEE Spectrum上找到。

嵌入式处理器巨头Arm宣布了一项新计划,旨在为开发人员提供专用于FPGA的Cortex处理器IP-但其产品非常像啤酒一样自由,而不是像语音一样自由。

在公司做出灾难性决定推出专门针对RISC-V的营销网站之后,Arm对FOSSi IP日益增长的兴趣和商业发行的反应发生了变化:该公司现在发布了Cortex-M1和Cortex-M3核心IP免付费许可条款,旨在说服开发人员坚持自己的生态系统和Arm架构。

在该公司现有的DesignStart计划的基础上,该产品将立即提供Arm Cortex-M1内核(一种针对FPGA使用而定制的Cortex-M0的变体),而功能更强大的Cortex-M3将于11月某个时候上市。 要使用这些内核,开发人员必须使用批准的Xilinx FPGA,并同意许可,禁止在逆向工程中使用,用于外部产品开发和交付以及与其他内核进行基准测试。

可以在公司的DesignStart FPGA网站上找到Arm程序的详细信息。

RISC-V基金会在ORConf 2018大会上宣布与Google,Antmicro和Microsemi合作启动软CPU内核设计竞赛,目标是32位RV32I架构,带有或不带有其他标准扩展。

该竞赛将在四个指标上得分:在Microsemi SmartFusion 2或Igloo 2以及Lattice iCE40 UltraPlus FPGA上的最小实现; 并在同一FPGA上实现最高性能。 “最小”度量标准是根据所使用的总资源(包括逻辑元素,数学块和内部RAM)进行评分的,而性能则是平局。 “最高性能”指标将通过使用-O3-fno-inline选项编译的Dhrystone基准进行评分。

必须在Verilog中提供条目,通过RV32I ISA测试,并启动Philosophers和Synchronization Zephyr应用程序,并以具有BSD样式许可的GitHub存储库的形式提交。 应用时,免费为进入者免费提供了25个带有MIcrosemi的Igloo 2和SmartFusion 2 FPGA的板。 一等奖是6,000美元; 二等奖为3,000美元,外加一个Splash Kit和iCE40 UltraPlus MDP; 三等奖是1,000美元,外加PolarFire评估套件和iCE40 UltraPlus突破板。

有关输入的全部详细信息,请访问官方网站 ,截止日期为11月26日。

Gisselquist Technology的Dan Gisselquist及其ZipCPU项目已经发布了用于生成自定义快速傅立叶变换(FFT)内核的工具,以及有关其开发和使用的详细指南。

“我需要一个能够在每个时钟上处理两个传入采样的FFT,否则我将没有机会实时应用基于FFT的GPS处理算法,” Dan解释了他的灵感。 “自构建此内核以来,我发现了FFT内核的通用性。 结果,我扩展了我构建的初始FFT功能,以便处理一些更常见的用例。 该FFT不仅可以处理每个时钟两个采样的高速输入,而且现在可以处理每个时钟一个输入采样的典型情况,甚至可以处理该速率的一半或三分之一。 我对该更改的部分希望是能够以比FFT管道可以处理的速度慢得多的速率轻松处理音频样本。”

为了支持他对FFT内核的工作,Dan的生成器创建了具有任意配置选项的任意大小的FFT。 Dan解释说:“这些功能使这种开源流水线FFT模块与众不同,并且在您可能会发现的其他开放式HDL内核中是独一无二的。”

Dan 在该项目上博客详细介绍了FFT的目的,生成器的创建,其使用以及对其创建的内核的形式验证。 同时,该工具本身可以在GNU通用公共许可证3下在GitHub上使用 -尽管Dan表示他正在考虑“以更宽松的许可证对它进行许可”。

  • 出于“考古”目的,将RISC-V 1.0“ Trainwreck”源上载到GitHub。
  • Embecosm向Buildroot添加了64位RISC-V支持。
  • Akos Hadnagy的Steve Hoover详细介绍了WARP-V RISC-V内核生成器。
  • Domipheus Labs继续进行RISC-V FPGA CPU教程系列。
  • Hackaday运行了与iCE40兼容的开源工具的综述。
  • Icestudio获得了iCEBreaker FPGA开发板支持。
  • RISC-V已添加到Linux Plumbers’Conference中。
  • 半导体工程说:“ RISC-V正在进一步推向主流。”
  • 将iCEstick板变成“可怕的无线电发射器”。
  • Kevin Hubbard将BD_SHELL诊断工具移植到Python。
  • Clifford Wolf宣布他被任命为RISC-V Bitmanipulation Task Group。
  • Hackaday重点介绍了流行的低成本FPGA开发板。
  • RISC-V基金会发布RISC-V峰会(2018年12月,圣克拉拉)议程。
  • 第三湾区RISC-V聚会的回顾。
  • Western Digital在正在进行的视频系列中对RISC-V进行了抒情。
  • Rambus显示了使用RISC-V进行构建非常容易。
  • Huami将RISC-V驱动的可穿戴设备投放市场。

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